SuVolta 於國際電子元件會議發表電路級 DDC 技術之效能及功耗優勢
【2012年12月12日，台北訊】 致力於開發低功耗CMOS技術的SuVolta公司今日發布測試結果，展示其Deeply Depleted Channel™ (DDC – 深度耗盡通道)技術在效能及功耗方面之優勢。該結果來自於採用SuVolta的PowerShrink™低功耗CMOS平台設計,富士通半導體65奈米低功耗製程製造的類比及數位電路。於12月10日在舊金山開幕的國際電子元件會議(IEDM)上，SuVolta與富士通半導體已發表合作文章公布這項成果。
富士通半導體企業資深執行副總裁Haruyoshi Yagi博士指出：「 IEDM文章的結果證實富士通半導體採用DDC技術提供65奈米或55奈米製程最佳的效能及功耗組合。DDC技術與富士通半導體低功耗製程之整合實現了我們的全部預期。採用DDC的55奈米製程技術將於2013上半年商品化。」
兩家公司將分別使用富士通半導體的標準製程和DDC技術製造的相同電路進行比較。除了其他優勢，DDC技術將1.2V供應電壓下的數位電路效能提高約百分之三十並維持同等功耗。如將供應電壓降至0.9V，DDC技術則可在保持相同效能的同時將功耗降低百分之四十七。DDC在功耗和效能上的提高得益於以下元件參數的優勢：全域以及局部阈值電壓變異減小，基體效應提高，以及有效電流(IEFF)提高。
富士通半導體是SuVolta DDC技術的首家授權用戶。自從2011年6月宣布合作以來，兩家公司在65奈米和55奈米結點共同開發DDC技術。在2011年的IEDM會議上，發表了透過將DDC技術與富士通半導體的低功耗製程整合而實現的SRAM模塊在0.425V低供應電壓下的低功耗運行。今年的IEDM會議上，SuVolta將展示DDC技術帶來的高速或低功耗運行（取決於設計需求）的電路結果。優勢包括：
- 相同工作頻率下環型振盪器的動態功耗降低接近百分之五十。而相同功耗下，效能則可以提高大約百分之三十
- 全域臨界電壓變異减小一個標準差
- 低供應電壓有效電流(IEFF)提高達百分之八十
- 適當偏壓可以緊縮設計邊界
- 運算轉導放大器電路增益即便在低供應電壓下也提升了12dB
- 全域以及局部鏡像電源匹配都得到提高
SuVolta公司總裁暨執行長Bruce McWilliams博士表示：「 非常高興採用DDC技術的富士通半導體55奈米製程製造的産品將很快問世。透過顯著提升效能和高達百分之五十的功耗降低，SuVolta公司正爲業界提供一項靈活而低成本的元件技術選擇，從而延續CMOS技術的優勢。」
2012年國際電子元件會議（IEDM）將於12月10至12日在加州舊金山聯合廣場希爾頓酒店召開。SuVolta與富士通半導體合作的文章題爲“A Highly Integrated 65nm SoC Process with Enhanced Power/Performance of Digital and Analog Circuits.”，於12月11日(二)會期14.4進行演講。更多資訊，請瀏覽：http://www.his.com/~iedm/。
關於SuVolta公司
SuVolta公司致力於開發和授權可有效降低IC功耗並同時保持其運行效能的可微縮半導體技術。SuVolta公司總部位於矽谷，並擁有一批世界一流的工程師和科學家，在技術研發和創新方面具有悠久的歷史，並推動半導體產業的發展。SuVolta公司獲得包括Kleiner Perkins Caufield & Byers (KPCB)，August Capital, NEA, Bright Capital, Northgate Capital以及DAG Ventures等主導風險投資公司的支援。欲了解更多詳情，請瀏覽：www.suvolta.com。