ADI時脈抖動衰減器最佳化JESD204B串列介面 適用於基地台應用

台北2015年9月10日電 /美通社/ — 全球高性能信號處理解決方案領導廠商Analog Devices, Inc.亞 德諾半導體公司，日前發表一款高性能時脈抖動衰減器，是專為支援JESD204B串列介面標準所設計，適用於連接基地台設計中的高速資料轉換器與現場可編 程閘陣列（FPGA）。JESD204B介面是專門針對高資料速率系統設計需求所開發， 3.2 GHz HMC7044時脈抖動衰減器內建可支援與加強該介面標準的獨特功能。HMC7044提供50 fs的抖動性能，可改善高速資料轉換器的信雜比和動態範圍。該元件也提供了14組低雜訊且可配置的輸出，與許多不同元件連結時更具彈性。HMC7044也 提供各種時脈管理與分配特點，使得基地台的設計者利用單個元件就能建構完整的時脈設計。

基地台應用中有許多串列JESD204B資料轉換器通道需要將其資料框架與FPGA對齊。HMC7044時脈抖動衰減器可在資料轉換器系統中產生信 號源同步且可調的樣本與框架對齊（SYSREF）時脈，使JESD204B系統設計得以簡化。該元件具有兩組鎖相迴路（PLL）和重疊的內建式壓控振盪器 （VCO）。第一組PLL將低雜訊的本地壓控時脈振盪器（VCXO）鎖定至雜訊相對較多的參考器，而第二組PLL則以非常少的額外雜訊將VCXO信號倍頻 至VCO頻率。針對蜂巢式基礎架構JESD204B時脈產生、無線基礎設施、資料轉換時脈、微波基頻帶卡、以及其它高速通訊應用，HMC7044架構以低 相位雜訊與整合式抖動提供了絕佳的頻率生成性能。

HMC7044時脈抖動衰減器主要特性

• 支援JEDEC JESD204B
• 超低RMS抖動：50 fs（12 KHz至20 MHz，典型值）
• 雜訊基準：- 162 dBc /Hz(245.76 MHz)
• 低相位雜訊：< – 142 dBc /Hz（800 kHz至983.04 MHz輸出頻率）
• PLL2提供多達14組差動元件時脈
• 支援高達5 GHz的外部 VCO 輸入
• 內建穩壓器提供出色的PSRR

價格及供應時程